DIT-FFT至简设计实现法
本案例是FFT的串行实现，但根据同样的思路和资源换速度的思想，可以很方便地实现多个并行或者全并行的设计。
3、至简设计代码实现（附录部分代码）
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/**************************************** /计数器架构，下面三个计数器用于产生读地址 ****************************************/ always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt0 <= 0; end else if(add_cnt0)begin if(end_cnt0) cnt0 <= 0; else cnt0 <= cnt0 + 1; end end
assign add_cnt0 = flag; assign end_cnt0 = add_cnt0 && cnt0== (1<<cnt2)-1 ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt1 <= 0; end else if(add_cnt1)begin if(end_cnt1) cnt1 <= 0; else cnt1 <= cnt1 + 1; end end
assign add_cnt1 = end_cnt0; assign end_cnt1 = add_cnt1 && cnt1==(N>>(cnt2+1))-1 ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt2 <= 0; end else if(add_cnt2)begin if(end_cnt2) cnt2 <= 0; else cnt2 <= cnt2 + 1; end end
assign add_cnt2 = end_cnt1; assign end_cnt2 = add_cnt2 && cnt2==LOGN-1 ;
/**************************************** /计数器架构，下面三个计数器用于产生写地址 ****************************************/ always @(posedge clk or negedge rst_n)begin if(!rst_n)begin wr_cnt0 <= 0; end else if(add_wr_cnt0)begin if(end_wr_cnt0) wr_cnt0 <= 0; else wr_cnt0 <= wr_cnt0 + 1; end end
assign add_wr_cnt0 = fft_dout_vld; assign end_wr_cnt0 = add_wr_cnt0 && wr_cnt0==(1<<wr_cnt2)-1 ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin wr_cnt1 <= 0; end else if(add_wr_cnt1)begin if(end_wr_cnt1) wr_cnt1 <= 0; else wr_cnt1 <= wr_cnt1 + 1; end end
assign add_wr_cnt1 = end_wr_cnt0; assign end_wr_cnt1 = add_wr_cnt1 && wr_cnt1==(N>>(wr_cnt2+1))-1 ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin wr_cnt2 <= 0; end else if(add_wr_cnt2)begin if(end_wr_cnt2) wr_cnt2 <= 0; else wr_cnt2 <= wr_cnt2 + 1; end end
assign add_wr_cnt2 = end_wr_cnt1; assign end_wr_cnt2 = add_wr_cnt2 && wr_cnt2==LOGN-1 ;
/************************************************ RAM1地址0的设计 ************************************************/
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin addr_0 <= 0; end else if(wr_cnt2[0]==0) begin addr_0 <= cnt0 + cnt1*(1<<(cnt2+1)); end else begin addr_0 <= wr_cnt0 + wr_cnt1*(1<<(wr_cnt2+1)); end end /************************************************ RAM1写数据0的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wdata_0 <= 0; end else begin wdata_0 <= fft_dout0; end end
/************************************************ RAM1写请求0的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wrreq_0 <= 0; end else if(wr_cnt2[0]==1) begin wrreq_0 <= fft_dout_vld; end else begin wrreq_0 <= 0; end end
/************************************************ RAM1地址1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin addr_1 <= 0; end else if(wr_cnt2[0]==0) begin addr_1 <= cnt0 + cnt1*(1<<(cnt2+1)) + (1<<cnt2); end else begin addr_1 <= wr_cnt0 + wr_cnt1*(1<<(wr_cnt2+1)) + (1<<wr_cnt2); end end /************************************************ RAM1写数据1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wdata_1 <= 0; end else begin wdata_1 <= fft_dout1; end end
/************************************************ RAM1写请求1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wrreq_1 <= 0; end else if(wr_cnt2[0]==1)begin wrreq_1 <= fft_dout_vld; end else begin wrreq_1 <= 0; end end
/************************************************ RAM2地址0的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin addr_2 <= 0; end else if(wr_cnt2[0]==1) begin addr_2 <= cnt0 + cnt1*(1<<(cnt2+1)); end else begin addr_2 <= wr_cnt0 + wr_cnt1*(1<<(wr_cnt2+1)); end end
/************************************************ RAM2写数据0的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wdata_2 <= 0; end else begin wdata_2 <= fft_dout0; end end
/************************************************ RAM2写请求0的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wrreq_2 <= 0; end else if(wr_cnt2[0]==0) begin wrreq_2 <= fft_dout_vld; end else begin wrreq_2 <= 0; end end
/************************************************ RAM2地址1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin addr_3 <= 0; end else if(wr_cnt2[0]==1) begin addr_3 <= cnt0 + cnt1*(1<<(cnt2+1)) + (1<<cnt2); end else begin addr_3 <= wr_cnt0 + wr_cnt1*(1<<(wr_cnt2+1)) + (1<<wr_cnt2); end end
/************************************************ RAM2写数据1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wdata_3 <= 0; end else begin wdata_3 <= fft_dout1; end end
/************************************************ RAM2写请求1的设计 ************************************************/ always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin wrreq_3 <= 0; end else if(wr_cnt2[0]==0)begin wrreq_3 <= fft_dout_vld; end else begin wrreq_3 <= 0; end end
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